>write ниже, чем read
так это же хорошо, что read больше, в коде отношение R:W и 3:1, 2:1 нормально.
вообще у вас tWR 10 фейковый\неиспользуется, WR=2*RTP, можете его вообще 0\Auto поставить и посмотреть.
WTR_L\S задаются из WRRDsg/dg попробуйте их уменьшить, или просто поменять и посмотреть как WTR_L\S поменяется.
RDWR_dr скорее "косметическая ошибка", и не влияет. RDWR_dd 14??16??
tCWL=tCL или меньше CL
кроме того приличные люди пользуются Intel MLC и откл. HW Prefetchers, чтобы изменения в BW\Lat DRAM измерять.
https://www.intel.com/content/www/us/en/developer/ar…ency-checker.htmlДобавление от 23.02.2025 12:09:
когда народ уже бросит эту AIDA...
в MLC самое простое проверка BW, раздельные буферы
non-temporal write AVX2 со всех ядер, кроме измерения задержки на с0
mlc --loaded_latency -W6 -Y -X
тоже без измерения LT(теперь с0 тоже генерит трафик)
mlc --loaded_latency -T -W6 -Y -X
тоже, no Read only
mlc --loaded_latency -T -R -Y -X
чтобы долго не ждать сразу указываем injection inteval через -d от 0 до там где max наблюдался, max BW, на пример d0, d10, d15, d30, d50
mlc --loaded_latency -d5 -W6 -T -X -Y
mlc --loaded_latency -d20 -T -W6 -Y -X
mlc --loaded_latency -d5 -T -R -Y -X
mlc --loaded_latency -d20 -T -R -Y -X
К сообщению приложены файлы: