Анонсы и теория:
Intel создала эти процессоры, чтобы обеспечить революционную для архитектуры x86 энергоэффективность. Представлены CPU Lunar Lake
Intel: настольные процессоры Core Ultra для LGA 1851 поступят в продажу после сентября
Intel Unveils Lunar Lake Architecture: New P and E cores, Xe2-LPG Graphics, New NPU 4 Brings More AI Performance
Intel’s Lion Cove Architecture Preview
Intel раскрыла архитектуру P-ядер Lion Cove, которые попадут в Lunar Lake и Arrow Lake

Обзоры и практика:

Тестирование процессора Intel Core Ultra 9 285K (Arrow Lake) для платформы LGA1851: новый флагман хуже старого?

Исправлено: VLev, 29.11.2024 19:20

Ну наконец то!

Intel Unveils Lunar Lake Architecture: New P and E cores, Xe2-LPG Graphics, New NPU 4 Brings More AI Performance

Добавление от 04.06.2024 07:38:

Написано, что CPU умеет AMX + VNNI.
С LionCove показали немного, но достаточно, чтобы понять - переделали почти всё. О производительности, редиски, ни слова не сказали. Но думаю стоит ждать роста IPC на 30-50%.
FMA там кстати два. И два FADD. bess_temporary угадал

ipc 14%

Добавление от 04.06.2024 08:18:

https://pbs.twimg.com/media/GPM2sF5bMAA2wGB?format=jpg&name=large

bess_temporary
То же самое для E-ядра, только по 128.

А вот тут мимо. 4 FMA

TheJudge

Я не нашёл про AMX, вы, наверное, имели в виду AVX-VNNI.

Что же касается E-ядра, то номинально оно очень крутое. Они даже намерили +2% к ядру Раптора. Только надо иметь в виду, что избыточное число ФУ и портов сделано в первую очередь для экономии на планировании. И все ФУ разом работать не будут. А четыре FMA упрутся в тепловыделение.

"Notably, however, these E-cores don't connect to the ring bus like the P-cores, which makes them a sort of hybrid LP E-core, combining the efficiency gains of the more advanced TSMC N3B node with the double-digit gains in IPC over the previous Crestmont cores."

а какой у них L3 кэш или они без него?

BlazeBlaze

Про верхний кэш не сказали. Но я бы не доверял сходу людям Тома, у них квалификация низкая и могли чего-то не понять.

я не у Тома, я сирот ананда читаю

Добавление от 04.06.2024 09:39:

там вообще что попало с кэшами у P ядер

The fresh design for Lion Cove uses a multi-tier data cache containing a 48KB L0D cache with 4-cycle load-to-use latency, a 192KB L1D cache with 9-cycle latency, and an extended L2 cache that gets up to 3MB with 17-cycle latency. I

с одной стороны вроде логично, чтобы задержки в 3 раза увеличивались, с другой - что дальше делать? D-1 ?

BlazeBlaze

Я ошибся, действительно, дети Ананда. Они тоже не айс.

Какие задержки в три раза увеличились? L0 стал на один такт короче против старого L1, а L2 прибавил буквально один такт, причём на фоне увеличения размера и углубления иерархии.

Добавление от 04.06.2024 09:43:

Что такое D-1?

bess_temporary
Я не нашёл про AMX, вы, наверное, имели в виду AVX-VNNI.

Сам не нашёл. Но есть официальный слайд

https://images.anandtech.com/doci/21425/Intel_Tech%20Tour%20TW_AI%20on%20Client%20PCs-49.png (2667x1500, 1588.9Kb)

Что такое D-1?

Это уровень ноль минус единица

Добавление от 04.06.2024 11:04:

Вот тут больше деталей с виду, но ещё не читал

https://wccftech.com/intel-lunar-lake-cpu-architectu…-thread-director/

TheJudge

Странно, да ещё какие-то 5 топсов, в то время как их 48.

Так где вы увидели рост задержек в три раза?

bess_temporary
Странно, да ещё какие-то 5 топсов, в то время как их 48.

Видимо это CPU могут 5Tops, а 48 это суммарно CPU+GPU+NPU

Так где вы увидели рост задержек в три раза?

Я - нигде. Просто предположил, что D-1, это кэш данных минус первого уровня, по мнению BlazeBlaze

TheJudge
Можно на паре 256-битных делать. Как у АМД сейчас.

В Zen5 планировалось, что большинство AVX-512 будет обрабатываться на "настоящем 512-битном модуле".
Судя по слайдам так и реализовали, правда при этом непонятно, почему у них получилось всего лишь up 2x AVX-512 perfomance в чистой синтетике (и даже лишь 40+%), штрафы же при этом должны тоже уменьшиться.

Прочитал по диагонали.
Похоже, теперь ядра ещё больший конструктор, чем был.
Отвязаны от техпроцесса, поэтому можно сделать их хоть на Intel 20A, хоть на TSMC N3E
Ядра допиливаются под сегмент.
В мобильных LNL в ядрах похоже таки выпилены физически - HT, 0.5 Мб L2, меньше пропускная способность кэшей. Также там похоже всё будет ограничено 256-битными AVX на уровне поддержки ISA.
В десктопном Arrowlake как будто бы будет и AMX и AVX 512-битный. Кэш там будет у Р-ядер 3Мб, против 2.5 в LNL. Читать сможет не 3х256 бит, как у LNL, а 4х256 бит или 2х512 бит.
Как-то так.

VLev
Создал новую ветку Мобильные процессоры Intel Lunar Lake (на микроархитектурах Lion Cove / Skymont) / десктопные LGA 1851 Arrow Lake

Может проще было эту переименовать, добавив?

TheJudge

Да, задержки были не у вас, сорри. А 48 топсов - это только NPU.

bess_temporary
L-1 было, опечатался.
я имел ввиду, что при переходе на следующий уровень кэша (и далее в DRAM) задержка должна увеличиваться в 3 раза. это конечно ниоткуда не следует, но были времена, когда примерно соблюдалось. теперь снова соблюдается

BlazeBlaze

Соблюдается, но неточно:)

TheJudge Может проще было эту переименовать, добавив?
это только автор темы или модератор может сделать
А мне кажется, что те революционные изменения в микроархитектуре, что анонсированы в P-ядрах, заслуживают новой ветки.

Добавление от 04.06.2024 12:30:

BlazeBlaze я имел ввиду, что при переходе на следующий уровень кэша (и далее в DRAM) задержка должна увеличиваться в 3 раза.
почему в три?
Кстати, в латентность доступа к данным входит не только латентность доступа к кэшу, но ещё и латентность доступа к TLB. Так что там существенно больше градаций латентности, чем уровней кэша.

были времена, когда примерно соблюдалось
не помню такого.
Помню по ПС/размеру кэшей выполнялось мнемоническое правило: каждый следующий уровень вдвое меньше по ПС и в 8 раз больше по размеру. Но с ростом числа ядер это правило сломалось.

Тогда надо перенести сегодняшнее обсуждение, если народ согласен. Я согласен.

VLev
А мне кажется, что те революционные изменения в микроархитектуре, что анонсированы в P-ядрах, заслуживают новой ветки.

Не жалко

эх,
Производством Intel Lunar Lake займётся TSMC — никакого Intel 18A
Ранее считалось, что процессоры Intel Lunar Lake будут производиться по прогрессивному техпроцессу Intel 18A, запуск которого ожидается к концу этого года. Однако компания передвинула их выход на более ранний срок и изменила производственную политику — все ключевые кристаллы Lunar Lake будут выпускаться сторонним партнёром, компанией TSMC.

Процессоры Lunar Lake состоят из двух тайлов (чиплетов): вычислительного тайла (Compute Tile), где находятся ядра, графика и NPU; и PCT — тайла контроллера платформы (Platform Controller Tile) c контроллерами Wi-Fi 7, Bluetooth 5.4, PCIe 5.0, PCIe 4.0 и Thunderbolt 4. Оба эти тайла будут производиться на мощностях TSMC. Первый — по техпроцессу TSMC N3B (3 нм), а второй — по технологии TSMC N6 (6 нм). Сама Intel будет заниматься лишь сборкой тайлов по технологии Foveros.

ещё оттуда же:
Lunar Lake будет сразу включать до 32 Гбайт LPDDR5X-памяти в самом корпусе чипа. Технически память будет добавляться в виде пары микросхем с 64-битной шиной каждая.
Интересно, смогут снизить латентность LPDDR за счёт этого переноса?

VLev

> эх,
Производством Intel Lunar Lake займётся TSMC — никакого Intel 18A

Странное удивление. Это уже давным-давно известно.

> до 32 Гбайт LPDDR5X-памяти в самом корпусе чипа

И это давно.

Про изменения в микроархитектуре по-русски:
Intel раскрыла архитектуру P-ядер Lion Cove, которые попадут в Lunar Lake и Arrow Lake
В частности, про кэши:
В ядрах Lion Cove появился новый уровень кэша L0. Так получилось из-за добавления дополнительного уровня кеширования данных объёмом 192 Кбайт между существующими L1- и L2-кешами. Это привело к переименованию существующего L1 в L0-кеш. Кроме этого, объём L2-кеша вырос до 2,5 Мбайт в Lunar Lake, а в Arrow Lake он вырастет ещё раз до 3 Мбайт.
собственно, сегодня уже это обсудили
но заслоупочу
L0 48KB, lat 4cl, ПС 3x256бит/2x512бит
L1 192KB (4x), lat 9cl (2.5x), ПС 2x64B
L2 3M (16x), lat 17cl (~2x), ПС 2x64B
Соотношение размеров между соседними уровнями иерархии почти вернулось к 8x.
А соотношение задержек доступа всё-таки ближе к 2x, чем к 3x.
C ПС непонятно (надо тестировать).
Вообще, мне кэшевая подсистема ядра нравится

Добавление от 04.06.2024 20:11:

bess_temporary Это уже давным-давно известно.
я не очень следил

И это давно.
Ну это скорее плюс, если позволит повысит ПСП и понизить латентность относительно Meteor Lake.

.

VLev

> я не очень следил

А я было подумал, что в вашем сообщении есть какая-то хитрость

Посмотрел корявый текст по вашей ссылке на 3dnews.ru. Интересно, это они сами придумали, или я проглядел:
"Хотя Lunar Lake лишены поддержки Hyper-Threading, сама по себе архитектура Lion Cove всё-таки предполагает наличие этой технологии. Intel реализовала два варианта ядер Lion Cove: более экономичный вариант Hyper-Threading не имеет, но более производительный её сохранит"

> Вообще, мне кэшевая подсистема ядра нравится

Можно предположить, что L1-кэш - write-through. Ну и 2x512b намекает на возврат AVX-512. По крайней мере, о больших серверных процессорах с данной микроархитектурой ничего не говорилось. Кандидатом мог бы быть Diamond Rapids, но его давно перестали упоминать. А раз не серверный, значит - десктопный.

И ещё путаница с производительностью E-ядра, которое быстрое, чем P-ядро у Raptor Lake

bess_temporary Можно предположить, что L1-кэш - write-through.
интересно. Давно так не делали вроде.

VLev
Технически память будет добавляться в виде пары микросхем с 64-битной шиной каждая.

На слайдах 4 канала по 16 бит на оба чипа.

Интересно, смогут снизить латентность LPDDR за счёт этого переноса?

Вряд ли. Там же скорее всего ИКП будет в Gear4 работать с такой частотной памятью на таком экономичном процессоре

bess_temporary
Интересно, это они сами придумали, или я проглядел:

Были слайды на эту тему, но настолько неоднозначно, что я не понял, будет или нет

https://wccftech.com/intel-lunar-lake-cpu-architectu…-thread-director/
С 8 слайда

А раз не серверный, значит - десктопный.

А там прямо пишут, типа:

> The L0 cache has a capacity of 48 KB and features 4 Load-To-Use units (3x256 for Lunar Lake and 2x512b for Arrow Lake).
> 2.5 MB L3 cache per core on Lunar Lake and 3 MB L3 cache on Arrow Lake CPUs.

вот слайд, только не производительность, а IPC

https://cdn.wccftech.com/wp-content/uploads/2024/06/…06-04_8-50-47.jpg

"до чего техника дошла"